CPU/GPUの製造

1. 設計から製品まで

要求・アーキテクチャ
  ↓ RTL設計・検証
論理合成・配置配線・物理検証
  ↓ mask data
ウェハー前工程
  ↓ wafer test
ダイシング
  ↓
パッケージ組立
  ↓ final test / binning
製品へ搭載

CPU/GPUの設計は、回路を考えるだけでなく、機能検証、タイミング、消費電力、配線、製造ルールなどを満たす必要があります。

2. 前工程

シリコンウェハー上で次を何度も繰り返し、トランジスタと多層配線を作ります。

• 成膜：絶縁膜、半導体膜、金属膜などを形成。
• リソグラフィ：感光材へ光でパターンを転写。
• エッチング：不要な部分を除去。
• イオン注入：局所的に不純物を導入。
• 熱処理：結晶損傷の回復やドーパント活性化など。
• CMP：次の層を作れるよう表面を平坦化。
• メタライゼーション：トランジスタ間を多層配線で接続。
• 洗浄・計測・検査：汚染と欠陥を抑え、工程を制御。

微細なパターンを一回印刷して終わりではありません。各層を高精度に位置合わせしながら多数回繰り返します。

3. 「プロセスノード」の注意

現在の「数nm」という世代名は、トランジスタの単一の寸法をそのまま示すとは限りません。密度、性能、電力、設計規則を含む技術世代・ブランド名として扱う必要があります。

異なる企業の同じ数字を、数字だけで直接比較しないでください。

4. 歩留まりとダイサイズ

ウェハーには多数のダイを作ります。欠陥がランダムに存在すると仮定すれば、一般に面積が大きいダイほど欠陥を含む確率が上がります。

良品数 = ウェハー上のダイ数 × 歩留まり

大きなGPUは演算器やキャッシュを多く搭載できますが、1枚のウェハーから取れる個数が減り、歩留まり面でも不利になり得ます。

一部の演算器に欠陥があるダイを、機能を無効化して下位製品として利用することもあります。試験結果で動作周波数や機能別に分類することをbinningと呼びます。

5. 電力と発熱

CMOSの動的電力の傾向：

P_dynamic ≈ α C V² f

• 切替が多いほど増える。
• 容量が大きいほど増える。
• 電圧は二乗で影響する。
• 周波数を上げると増える。

さらに漏れ電力があります。高温になると漏れが増え、それがさらに発熱を増やす場合があります。冷却と電力供給はCPU/GPU性能の一部です。

温度・電力上限へ達すると、周波数や電圧を下げるthrottlingが起きる場合があります。

6. パッケージ

パッケージはダイを守る箱だけではありません。

• 電力を供給する。
• 多数の信号を基板へ接続する。
• 熱を外へ逃がす。
• 複数ダイやメモリを高密度に接続する。

高性能GPUでは広いメモリ帯域が必要で、パッケージ内または近傍へ高帯域メモリを配置する技術が重要です。

7. chiplet

一枚の巨大ダイへ全機能を入れる代わりに、複数の小さなダイへ分けてパッケージ内で接続します。

利点：

• 小さいダイに分け、歩留まりを改善しやすい。
• 機能に応じて異なる製造技術を組み合わせられる。
• 設計資産を再利用しやすい。

課題：

• ダイ間通信の遅延と電力。
• パッケージ・接続・検査の複雑化。
• メモリ一貫性や熱設計。