# 小テスト解答集

答え合わせの前に、必ず自分の言葉で回答を書いてください。表現が完全一致しなくても、因果関係が正しければ正解です。

## Week 1

1. `I = 12 / 2000 = 0.006 A = 6 mA`。
2. `P = 3 × 0.020 = 0.060 W = 60 mW`。
3. `100 + 220 = 320 Ω`。
4. `50 Ω`。
5. ゲートや配線の容量を充放電する時間とエネルギーが、回路の切替速度と動的消費電力へ影響するため。

## Week 2

1. バンドギャップ。
2. 正孔（ホール）。
3. 電子。
4. いいえ。移動キャリアとイオン化ドーパントを合わせると、全体は通常ほぼ中性。
5. 拡散。

## Week 3

1. 空乏層。
2. 狭くなる。
3. 絶縁膜（ゲート絶縁膜）。
4. ゲート電圧による電界。
5. 増幅器。ほかに可変抵抗的な領域を利用する回路も可。

## Week 4

1. pMOSがオン、nMOSがオフ。
2. 安定した0/1では、理想的にVDDからGNDへの直流経路が切れているため。
3. 一つのNANDの二入力へ同じAを入れる。`NOT A = NAND(A,A)`。
4. Sum=0、Carry=1。
5. 順序回路。

## Week 5

1. `16 + 4 + 2 = 22`。
2. opcodeを解読して作られる制御信号。
3. 複数入力から、select信号に応じて一つを選ぶ。
4. 次に取得する命令のアドレス。
5. 現在値を保持する。

## Week 6

1. ソフトウェアから見える仕様。
2. ID。
3. EX。
4. 条件分岐、無条件ジャンプ、関数呼び出しなど。
5. 同じISAでもパイプライン、実行幅、キャッシュ、分岐予測、周波数などのマイクロアーキテクチャが異なるため。

## Week 7

1. 主にスループット。
2. データハザード。
3. アーキテクチャ上の結果として確定させず破棄し、正しい経路から再実行する。
4. ある命令が待つ間に、依存せず準備できた別の命令を実行する。
5. `1 / 0.2 = 5倍`。

## Week 8

1. 時間的局所性。
2. 空間的局所性。
3. `2 + 0.10 × 40 = 6 ns`。
4. レイテンシー。
5. TLB。

## Week 9

1. grid。
2. warp。
3. shared memory（共有メモリ）。
4. 分岐ダイバージェンス。
5. あるwarpの待ち時間中に別warpを進め、演算器の空きを減らすため。

## Week 10

1. coalescing。
2. arithmetic intensity（演算強度）。
3. global memoryから読んだデータをblock内で再利用し、低速な転送を減らすため。
4. 多数の出力要素を並列計算でき、tile内のデータを積和演算へ再利用できるため。
5. 利点：容量・帯域・対応演算器のスループットを有効利用できる。危険：丸め誤差やoverflow、モデル精度低下など。

## Week 11

1. リソグラフィ（フォトリソグラフィ）。
2. CMP。
3. 面積が広いほどランダム欠陥を一つ以上含む確率が一般に上がり、1枚のウェハーから取れる個数も減るため。
4. 二乗。
5. 利点：小ダイ化による歩留まり改善や異種プロセス混載。課題：ダイ間通信の遅延・電力、パッケージ・検査・熱設計の複雑化。

## Week 12

1. ファブレス。
2. ファウンドリ。
3. 例：HBM容量・帯域、CPU側の準備、GPU間ネットワーク、ストレージ、電源、冷却、ソフトウェア最適化が全体性能を制限するため。
4. ベンダーや世代で「コア」の構造、実行幅、機能、クロックが異なり、同じ仕事量を表さないため。
5. 一般にCPU。並列分割しにくく、GPU起動・転送コストを回収できず、CPUの低レイテンシー制御が有利だから。